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日期：2010-11-17
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1.引言
在工业现场、国防军事、航空航天等领域需要利用电路自身资源进行快速的故障诊断，即要求电路具有自测试功能。为了使复杂的电路具有自测试功能必须进行专门的可测性分析与设计[1]。而通过建立故障诊断模型来研究复杂系统的可测性是一种准确并有效的方法。利用层次性依赖模型，设计者能将各个子系统整合成一个具有层次结构的完整体系。在这一完整系统模型框架下，进行系统的可测性分析，并确定整个系统可测性设计与故障诊断方案[2-3] 。
多信号模型从信号的多维属性着手，改进了依赖性模型结构中的故障影响关系分析不完整的不足，同时兼顾结构化模型建模简单快速的优点，在大型复杂系统中得到了成功应用[4-7] 。多信号为模型区分故障对系统功能的影响效果定义了功能故障和完全故障。多信号模型解决结构性失真的办法是找出组件影响的信号与测试点所能检测到的信号的因果关系[8-10] 。
2．高速数据采集器的多信号流建模
原数据采集系统未考虑可测性，系统本身可以提供的测试信息有限，大量重要测试数据和关键参数无法获取。一些参数可以测到但无法实现板级自测试，而一些参数无法测得。所以原始采集器的可用信号有5 个，用字母S 表示：S1-增益、S2-线性度、S3-直流偏差、S4-系统精度，S5-采集速率。数据采集器共有9 个模块，每个模块有功能故障(符号为F)和完全故障(符号为G)两个故障，共18 个故障，找出组成单元与信号的影响关系，如表1 所示。
制定的电路功能测试诊断方案，设置测试点和测试，内容见表2。由此可以建立数据采集器的多信号模型[11]，如图1 所示。
模型的形式化定义如下。
系统组成单元集C={放大电路1、放大电路2、滤波电路1、滤波电路2、上路AD 转换模块，下路AD 转换模块、锁相环模块、DSP 模块和FPGA 模块}。
信号集S = {S1，S2，S3，S4，S5}；测试点TP = { TP1、TP2、TP3、TP4、TP5}；
测试集T = {t1，t2，t3，t4，t5，t6，t7，t8，t9，t10}；
元件信号集SC(ci) ={}；
测试点包含测试集SP={SP(TP1)，SP(TP2)，SP(TP3)，SP(TP4)，SP(TP5)}；
测试信号集ST={ ST(t1)，ST(t2)，…，ST(t10)}；
3．高速数据采集器可测性
设计多信号模型的分析结果可以指导可测性设计，为设计人员指出系统难于测试的硬件缺陷，测试点和测试选择的不合理之处。通过模型分析也可以判断系统的模块和功能划分是否合理。基于多信号模型的可测性分析可以解决如下几个系统设计问题，直接指明可测性设计的具体方向。
(1)模型划分的合理性。多信号模型的模块划分方案可以作为系统实际设计的划分方案。合理的功能和结构划分是提高硬件自身的测试特性的重要手段。划分是要从产品层次、结构和电气等角度把复杂系统划分为较简单、可单独测试的单元容易进行。
(2)信号选择的局限性。特征信号的多样性给板级电路测试带来难度。由于设计者在功能设计时未对关键信号的检测给予硬件支持，使得系统的固有测试特性降低。无论怎样设计诊断策略都无法隔离所有故障。建模时进行的信号定义和依赖性分析提出了若干备选信号，其中有相当一部分是无法在缺少板级测试设备的情况下检测的。此时，以部分信号来达到隔离全部故障的目的显然是不现实的。而多信号模型在信号分析时能够指明系统现有信号集与完整信号集的差集。设计者可以根据差集中的信号设计检测电路并提供测试通道。
(3)测试施加的有效性。存在冗余测试说明测试的选择过多，造成了测试资源的浪费。根本原因是多余的测试未能提供新的故障信息，无助于故障的隔离。这表明单纯增加测试点和测试并无宜于改善可测性，应该使得新增测试所检测的故障信息与现有测试检测到的故障信息既有交集又不完全相同。
本文根据多信号模型的可测性分析结果进行可测性设计过程如下。
(1)原数据采集器器根据实际功能划分，即分为信号调理、模数转换、等周期采样和总体控制四个主要模块。物理划分方面上，各模块之间留有足够空间以方便各模块测试激励的引入和被检测信息的传递。
(2)根据信号定义发现现有信号集有5 个元素。造成原数据采集器的可测性指标较低的一个原因就是可用信号数量少。这是受系统结构所限。对于板级系统，某些指标由于缺少检测设备而无法测试；有些指标由于缺少测试通道使得测试数据无法采集；有些指标由于与系统正常功能无关而被设计者忽略了。基于此，对数据采集器重新设计以增加可用信号，改善可测性。
②截止频率测试电路，通过输入方波采集输出平均电压的方式，获取滤波器的截止频率。
③由DSP 控制专用边界扫描芯片完成具有边界扫描结构芯片的测试。主要实现FPGA 内核逻辑的测试。
④把FPGA 内的逻辑电路依据功能进行分块设计，原则就是要尽可能减少逻辑电路模块之间的信号联系，使模块电路的输入信号数目减少。
⑤FPGA 内部设计数据采集器获取锁相环输出频率。
通过重新设计使得原数据采集器不能测试的参数都可以作为信号了。现在增加6 个信号：截止频率、转换速度、噪声、PLL 输出频率、DSP 自检指标和FPGA 自检指标。所以现在选取的信号有11 个，重新编号后显示如下。S1-增益、S2-线性度、S3-直流偏差、S4-截止频率，S5-转换速度，S6-转换噪声，S7- PLL 输出频率，S8-转换速度，S9- FPGA 自检指标，S10-系统精度，S11-采集速率。新的信号与元件依赖关系见表3。
(3)新信号的加入使得系统必须增加新的测试点和新的测试项目。新的测试方案增加了4 个测试点，为检测所有信号使得测试增加到了19 个，对新模型重新进行可测性分析后发现有4 个冗余测试。所以新测试方案含有15 个测试项目。具体测试项目的名称、测试内容和测试位置见表4。
进可测性设计后，原来未检测故障已能检测到，故障检测率有原来的1.72% 提高到100% ；并且所有未隔离故障均以隔离到一个模块，使得所有故障全部区分开，即故障隔离率有设计前的12.97% 提高到100% 。可测性设计后的数据采集器的可测性分析结果与原数据采集的分析结果列于表5，由此表可以看出可测性提高效果。
4. 结论
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